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[转]VErilog和VHDL学哪个好

我个人用的是VHDL语言,相比Verilog来说VHDL严谨一些,而Verilog的语言模式很像C语言,比较灵活。 从设计的角度来看,Verilog经常用来设计从小到规模的集成电路的设计,而VHDL偏向于中规模到超大规模的集成电路的设计。 目前国内的使用程度来看...

你如果学过C语言的话,建议学习Verilog HDL。与VHDL相比,它与C语言有不少相像之处。 另外,你如果偏重底层设计的话,也是学习Verilog HDL更好一些。 但如果你学过delphi语言,而没有学过C语言的话,那学习VHDL会更顺手。

一般来说现在工作上用verilog和用vhdl都没有硬性要求,而且现在的开发软件都可以兼容两种语言共同开发。建议先学习verilog,因为比较容易上手,而且很灵活,基本上常用的电路都能描述出来,等到能灵活运用verilog之后,有时间的话也可以学一下vh...

VHDL 源于军方的ADA编程,而verilog则源于我们熟悉的C语言。 所以,学verilog入门较快,快的话几天就可以掌握全部语法。当然只是理解和懂得,灵活的运用还要依靠大量的实践。 而相对来说VHDL入门则比较难。 关于两者的好坏,谁也所不清。 有人说...

两种语言都是硬件描述语言,很难评价“好坏”。Verilog HDL更适合于底层(物理层)描述,VHDL则较适合于系统描述,比Verilog HDL更抽象一些。Verilog HDL更像C,VHDL更像PASCAL。所以,如果有C的基础,Verilog HDL更容易入手。

这个问题不是两三句就能解释清楚的。 verilog在工业界通用些,VHDL在大学较多。 个人觉得VHDL比较严谨,VerilogHDL格式要求松一些。 HDL特别是Verilog HDL得到在第一线工作的设计工程师的特别青睐,不仅因为HDL与C语言很相似,学习和掌握它并不...

我大学学的VHDL,现在用的verilog,感觉verilog更像一门语言,VHDL更像电路,但是究其根本,还是电路、数据流的设计;形象点来说

VHDL和Verilog HDL都是硬件描述语言,区别不很大。与VHDL相比,Verilog HDL更注重物理层的描述,语法上也更与C类似,所以学过C语言的人更容易接受。

verilog国内用的多,altera中低端用的多,xilinx高端应用使用比较多

它们都是硬件描述语言,Vreilong HDL 和VHDL两者最大的区别就在语法上,Vreilog HDL是类c语言,而VHDL是类ADA语言。因为c语言应用比较广泛且比较简单,所以Vreilog HDL比较容易学习,相比之下,VHDL允许用户自己定义数据类型,这样可以减少错误...

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