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[转]VErilog和VHDL学哪个好

一般来说现在工作上用verilog和用vhdl都没有硬性要求,而且现在的开发软件都可以兼容两种语言共同开发。建议先学习verilog,因为比较容易上手,而且很灵活,基本上常用的电路都能描述出来,等到能灵活运用verilog之后,有时间的话也可以学一下vh...

VHDL和Verilog HDL都是硬件描述语言,区别不很大。与VHDL相比,Verilog HDL更注重物理层的描述,语法上也更与C类似,所以学过C语言的人更容易接受。

我个人用的是VHDL语言,相比Verilog来说VHDL严谨一些,而Verilog的语言模式很像C语言,比较灵活。 从设计的角度来看,Verilog经常用来设计从小到规模的集成电路的设计,而VHDL偏向于中规模到超大规模的集成电路的设计。 目前国内的使用程度来看...

VHDL 源于军方的ADA编程,而verilog则源于我们熟悉的C语言。 所以,学verilog入门较快,快的话几天就可以掌握全部语法。当然只是理解和懂得,灵活的运用还要依靠大量的实践。 而相对来说VHDL入门则比较难。 关于两者的好坏,谁也所不清。 有人说...

你如果学过C语言的话,建议学习Verilog HDL。与VHDL相比,它与C语言有不少相像之处。 另外,你如果偏重底层设计的话,也是学习Verilog HDL更好一些。 但如果你学过delphi语言,而没有学过C语言的话,那学习VHDL会更顺手。

verilog国内用的多,altera中低端用的多,xilinx高端应用使用比较多

硬件描述语言HDL(Hardware Describe Language) HDL概述 随着EDA技术的发展,使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog HDL。 VHDL发展的较早,语法严格,而Verilog HDL是在C语言的基础上发展起来的一种...

VHDL和Verilog HDL都是硬件描述语言,区别不很大。与VHDL相比,Verilog HDL更注重物理层的描述,语法上也更与C类似,所以学过C语言的人更容易接受。

这个问题不是两三句就能解释清楚的。 verilog在工业界通用些,VHDL在大学较多。 个人觉得VHDL比较严谨,VerilogHDL格式要求松一些。 HDL特别是Verilog HDL得到在第一线工作的设计工程师的特别青睐,不仅因为HDL与C语言很相似,学习和掌握它并不...

在QuartusII中可以把它转换成Verilog-HDL语言文件。选择File——Creat/Update——Create Verilog Instantiation Template Files for current file,就可以完成。 希望能够采纳。

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