www.zbgf.net > vErilog和vhDl的区别

vErilog和vhDl的区别

它们都是硬件描述语言,Vreilong HDL 和VHDL两者最大的区别就在语法上,Vreilog HDL是类c语言,而VHDL是类ADA语言。因为c语言应用比较广泛且比较简单,所以Vreilog HDL比较容易学习,相比之下,VHDL允许用户自己定义数据类型,这样可以减少错误...

区别大了 详细的你可以看楼上说的 个人感觉是新手入门的话用verilog学起来会很快,因为verilog更接近于C,也像C一样灵活。VHDL有很严谨的各种规定和格式,不容易写出硬件上的错误,但初学者相对较难掌握。

这个问题不是两三句就能解释清楚的。 verilog在工业界通用些,VHDL在大学较多。 个人觉得VHDL比较严谨,VerilogHDL格式要求松一些。 HDL特别是Verilog HDL得到在第一线工作的设计工程师的特别青睐,不仅因为HDL与C语言很相似,学习和掌握它并不...

Verilog HDL更适合于底层(物理层)描述,VHDL则较适合于系统描述,比Verilog HDL更抽象一些。Verilog HDL更像C,VHDL更像PASCAL。所以,如果有C的基础,Verilog HDL更容易入手。

一般认为verilog更灵活效率高(以较少的代码实现相同功能)拥有一些vhdl没有的系统函数比如$time、$random等vhdl语法严格某些错误在语法分析阶段就可以被发现抽象层次较verilog略高具有一些verilog没有的功能比如可以定义模块端口为多维数组类型...

VHDL 源于军方的ADA编程,而verilog则源于我们熟悉的C语言。所以,学verilog入门较快,快的话几天就可以掌握全部语法。当然只是理解和懂得,灵活的运用还要依靠大量的实践。而相对来说VHDL入门则比较难。关于两者的好坏,谁也所不清。有人说用VH...

这两种语言都是用于数字电子系统设计的硬件描述语言,而且都已经是 IEEE 的标准。 VHDL 1987 年成为标准,而 Verilog 是 1995 年才成为标准的。这个是因为 VHDL 是美国军方组织开发的,而 Verilog 是一个公司的私有财产转化而来的。为什么 Veril...

Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言,并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准,Verilog HDL则在1995年才正式成为IEEE标准。之所以VHDL比Verilog HDL早成为IEEE标准,这是因为VHDL是美国军方组织开发的,而Verilog HDL ...

硬件描述语言HDL(Hardware Describe Language) HDL概述 随着EDA技术的发展,使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和Verilog HDL。 VHDL发展的较早,语法严格,而Verilog HDL是在C语言的基础上发展起来的一种...

一般来说现在工作上用verilog和用vhdl都没有硬性要求,而且现在的开发软件都可以兼容两种语言共同开发。建议先学习verilog,因为比较容易上手,而且很灵活,基本上常用的电路都能描述出来,等到能灵活运用verilog之后,有时间的话也可以学一下vh...

网站地图

All rights reserved Powered by www.zbgf.net

copyright ©right 2010-2021。
www.zbgf.net内容来自网络,如有侵犯请联系客服。zhit325@qq.com